Q1：拿到一个设计，如何确认 SDC 是可信的？
答：先做 SDC lint；核对主/生成时钟、周期和波形、I/O delay、clock group、exception、case analysis 与 mode，再查 unconstrained path 和异常覆盖范围，最后用代表性路径逐条手算/报告交叉确认。

Q2：setup 与 hold 的本质区别？各自通常在哪些条件下更差？
答：setup 是最大延迟约束，常在慢库、低压、慢 RC 下变差；hold 是最小延迟约束，常在快库、高压、快 RC 下变差。实际 worst view 必须由项目 MMMC 定义，不能死记单一角。

Q3：什么是 WNS、TNS？为什么 WNS 过了仍不能说 timing 收敛？
答：WNS 是最差路径 slack，TNS 是所有负 slack 的和。还须检查全 view、所有 path group、DRV、SI、min pulse width、clock gating check 与约束完整性。

Q4：什么是 OCV、AOCV、POCV/LVF？
答：都用于建模片上局部偏差；从统一 derate 演进到随路径深度/距离变化，再到统计分布模型，目的都是在合理保守性和真实性之间平衡。具体启用方式听项目 signoff methodology。

Q5：CPPR 修正了什么？
答：发射和捕获时钟共同经过的路径不应被重复悲观计算；CPPR 消除这部分共同路径悲观度。它不是“放松时序”的理由，需确保时钟定义与传播设置正确。

Q6：温度反转是什么？
答：在先进工艺的特定电压/器件条件下，低温未必最慢，高温也未必最慢；所以不能仅凭传统“低压高温最慢”选角，须按库和项目角表检查。

Q7：为什么一条路径在 pre-route 通过、post-route 失败？
答：真实 RC、拥塞绕行、via、SI、时钟传播和 OCV 建模会改变数据/时钟延迟。先比对同一 view 的 path report，拆分 cell/net/clock 贡献，再决定修复点。

Q8：如何处理异步 CDC 路径？
答：先确认 RTL 同步方案（同步器、异步 FIFO、握手），再以 clock group/false path 等正确例外表达；不能用 false path 掩盖本应分析的同步器 recovery/removal 或接口约束。

Q9：如何解释一份 timing report？
答：从 launch/capture clock、required/arrival、uncertainty、clock/data path、cell/net delay、derate/CPPR、slack 依次解释，并指出该路径所属 mode、corner、path group 与是否有 SI/propagated clock。

Q10：floorplan 最先看什么？
答：面积与利用率、macro/IO/bump 约束、电源域、PG 资源、pin 位置、层级接口和可布线性。宏块摆放要同时考虑 pin access、通道、halo、PDN 与后续时钟/信号路径。

Q11：如何判断拥塞是局部问题还是 floorplan 根因？
答：看 global-route overflow 热图、pin density、macro channel、cell density、blockage 与高扇出网络。局部可通过 density/placement/route 约束缓解；若跨阶段持续恶化则回到 macro、通道和 utilization。

Q12：placement 阶段怎么修 setup？
答：先确认约束与拥塞，再按根因选择逻辑优化/重综合、cell sizing 或 VT swap、buffering、重摆放、路径分组与物理约束。修复后同时检查 hold、功耗、密度和可布线性。

Q13：CTS 的目标是什么？
答：在可接受的功耗、面积、latency、skew、slew、cap 与可布线性下，把时钟可靠送到有效 sink；并非只追求最小 skew 或最小 latency。

Q14：为什么常用 inverter 而非 buffer 建时钟树？
答：反相器通常面积小、驱动/输入电容效率高，偶数级可保持极性；但选择受库、门控、占空比、功耗、可用单元和工具策略约束，不能一概而论。

Q15：什么是 useful skew？风险是什么？
答：有意调整 launch/capture 时钟到达关系，为关键 setup 借时间。风险是可能伤害 hold、增加调试复杂度，并依赖良好的多角验证；必须全 MMMC 平衡。

Q16：clock gating check 是什么？
答：检查门控使能相对门控时钟的 setup/hold，避免时钟高电平期间使能变化造成毛刺或窄脉冲。应使用库认可的 ICG，并覆盖 test enable 和相关约束。

Q17：如何处理高 fanout net？
答：先确认是否真需要全局驱动；再用 buffer tree、复制逻辑/控制源、合理 placement 或专用约束分担负载。必须复查功能、时序、功耗和拥塞。

Q18：CTS 后优先查什么？
答：日志和合法性、clock tree/sink coverage、skew/latency/slew/cap、clock DRV、全 view setup/hold、功耗与利用率增量、拥塞及门控/脉宽检查。

Q19：global route 与 detail route 的区别？
答：前者分配粗略通道/资源并暴露拥塞，后者落到具体 track、wire、via 并满足设计规则。两者都可能反馈到前端阶段修改布局或约束。

Q20：NDR 用在哪些网络，代价是什么？
答：常用于时钟、关键 reset/高敏感网或项目指定网络，以加宽/加距/限定 via 降低 RC 与串扰。代价是资源、拥塞、via/DFM 风险和可能的电容变化。

Q21：crosstalk delay 与 noise 有何区别？
答：delay 是 aggressor 翻转改变 victim 有效延迟；noise 是 victim 静止时被耦合出毛刺。检查时须关注切换窗口、方向、耦合电容、敏感端点与噪声免疫能力。

Q22：常见 SI 修复手段？
答：增距、shield、改层/改走线、缩短平行长度、NDR、调整驱动或受害网/激进网时序。任何修复后都要重新做 timing、DRC、功耗与 EM 评估。

Q23：DRC、LVS、ERC、DFM 分别检查什么？
答：DRC 看几何工艺规则；LVS 看版图提取连接/器件与原理图或网表的一致性；ERC 看电气规则；DFM 关注制造窗口、密度、热点和良率。具体 deck 规则最有权威。

Q24：antenna 如何修复？
答：依 rule deck 判断违规层和阶段，再用 jumper、antenna diode、buffer/逻辑切分或允许的工艺方法；不要把“某个通用 AR 阈值”或 routing blockage 当成万能答案。

Q25：static IR 与 dynamic IR 的区别和输入？
答：static IR 基于平均/稳态电流，适合早期筛查；dynamic IR 建模随时间的开关峰值，通常需活动信息（如 VCD/FSDB/SAIF）及更完整模型。两者互补。

Q26：IR hotspot 怎么定位和修复？
答：先关联坐标、PG 路径、via/stripe、实例密度与活动，再按根因增强 PDN、补 via、调整布局/活动分布、加 decap 或优化单元。修完复跑 IR/EM/timing/DRC。

Q27：EM 为什么不能只看 wire width？
答：EM 受电流密度、温度、方向/占空、寿命模型、wire/via 几何和工艺规则共同影响。修复要以 signoff 报告的具体 layer/via/场景为依据。

Q28：isolation、retention、level shifter 各解决什么问题？
答：isolation 在关断域输出处钳位保护接收域；retention 保存掉电前状态；level shifter 完成跨电压域电平转换。位置、供电和控制时序由 UPF 与库实现共同决定。

Q29：Power gating 会给后端带来哪些挑战？
答：power switch IR/EM、AON 供电、isolation/retention/LS 的 placement 与路由、控制时序、inrush current、UPF 一致性和 power-aware 验证都会成为约束。

Q30：tapeout 前怎样说明设计已收敛？
答：以签核 checklist 逐项说明：输入/版本冻结、全 MMMC timing 与 DRV、SI、PG connectivity、IR/EM、DRC/LVS/ERC/antenna/DFM、formal、waiver 和报告归档均完成并获批准。

Q31：setup ECO 与 hold ECO 的基本策略？
答：setup 倾向缩短数据路径或合理借时钟；hold 倾向增加最小数据延迟。每次都从 report 根因出发，且必须复查另一类时序与所有 corner，不能机械插 buffer。

Q32：functional ECO 与 timing ECO 的区别？
答：functional ECO 改变逻辑功能，通常要求 formal equivalence；timing ECO 旨在保持功能而改变实现。两者都需要增量 P&R 和全套相关 signoff 回归。

Q33：为什么需要 spare cell？
答：为 late-stage/pre-mask 或受限修改保留可用逻辑资源，减少大规模重布局。是否能用、如何连接和合法化取决于项目 ECO 规则。

Q34：如何写一个可靠的 Tcl 报告脚本？
答：参数化输入、检查对象是否存在、显式记录 view/版本、处理空集与错误、输出机器可读和人可读结果；不要依赖 GUI selection 或硬编码层级名。

Q35：面试官问“你项目里最难的问题”，如何回答？
答：用 STAR：背景/指标和约束 → 自己负责的行动 → 数据化结果 → 验证与复盘。要讲清分析证据、权衡、协作接口和你亲自完成的部分。

Q36：没有完整流片项目，怎么证明动手能力？
答：准备一个可复现实验：说明输入、脚本、每阶段报告、遇到的 violation、定位和修复前后数据；能现场解释 timing report、Tcl 思路和验证闭环比背命令更有说服力。